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信号完整性-DDR3接口Gbps高速差分SIPI设计

关键字:信号完整性 DDR3 Gbps  
       信号完整性-DDR3接口Gbps高速差分SIPI设计 word版       课程提纲
主讲专家
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于争  
  开课信息:   课程编号:KC19366  
  开课日期(天数) 上课地区 费用  
  2018年07月06日~2018年07月07日 广东-深圳市 3500  
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招生对象
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从事硬件开发部门主管、硬件项目负责人、SI工程师、硬件开发工程师、PCB设计工程师、测试工程师、系统工程师、质量管理人员等。
课程内容
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Overview/课程概述
DDR3接口工作不稳定、系统死机、数据读写频繁出错?!
为什么?该如何解决?怎样设计才能一板成功?
5Gbps/10Gbps/28Gbps等高速差分接口,误码率高、链路工作不稳定?!
问题出在哪里?如何解决?怎样设计才能一板成功?
      在长期为客户解决问题并整改的过程中,我们发现,DDR3接口、Gbps高速差分接口是出问题极多的两个部分,大量的整改项目都和这两个接口的问题有关。
      在帮助客户解决故障过程中,我们发现了大量问题:整体设计不合理、关键点控制不到位、细节优化不到位……
      为了提高一板成功率,基于对故障成因的深度分析,本课程对这两种接口的信号完整性及电源完整性设计进行了精心梳理,内容涵盖:SIPI设计的关键点、优化设计方法、必须注意的细节问题、怎样做好设计控制、必要知识点等等。

Benefits /课程收益
解决故障的清晰思路、一板成功的设计秘诀!

Objects /参加对象
从事硬件开发部门主管、硬件项目负责人、SI工程师、硬件开发工程师、PCB设计工程师、测试工程师、系统工程师、质量管理人员等。

Agenda/ 课程大纲
《DDR3接口 / Gbps高速差分SIPI设计》课程大纲
第一部分:DDR3接口SIPI设计
1、DDR3 接口 SI/PI 设计内容
DDR3接口介绍
DDR3接口信号电源要求
DDR3接口SI/PI 设计包含哪些内容?
如何评价DDR接口信号质量?
导致眼图恶化的因素
时序分析ABC
影响时序的因素
Timing Budget示例
2、DQ/DQS  信号组
了解SSTL的脾气
ODT和ZQcalibration
走线阻抗:50欧? 45欧?40欧? …………
间距控制:5X?   2X ?  2.5X ?    …………
如何优化Ron、Z0、ODT组合
影响时序的因素分析
扇出长度问题
走线中途过孔的处理
怎样规划层叠和参考平面?
3、ADDR/CMD/CNTL_CLOCK信号组
常用拓扑结构及端接
摸透Fly-by 结构的脾气
链中容性负载的影响
容性负载补偿
VTT上拉电阻的选择
主干线长度、DDR区域分段长度、尾巴长度等的影响
驱动器封装引起的波形变化
DDR芯片封装引起的信号恶化
DDR芯片扇出过孔的影响、扇出长度的影响
Fly-by结构中不同位置的眼图特点
Fly-By结构综合优化
Fly-By结构的等长设置
Timing Budget:示例
影响jitter的因素分析
T拓扑与端接
4、DDR3接口电源设计
VDD/VDDQ电源设计
VTT电源设计
VREF电源设计
5、信号质量及时序优化要点
如何选择阻抗
层叠设置必须注意的问题
Date lane优化要点
ADDR/CMD/CNTL/CLK优化要点
DDR3接口布线优化要点
VDD/VDDQ电源设计要点
VTT电源设计要点
VREF电源设计要点
6、DDR3 接口仿真方法
仿真设置关键点
如何解读仿真结果
信号质量仿真、演示
眼图质量仿真、演示
时序仿真、演示
第二部分:Gbps高速差分SIPI设计
1、高速差分设计8个关键控制点
高速差分互连系统结构
眼图关键特征参数解读
高速差分设计8个关键控制点
2、S参数及TDR
理解S参数
利用S参数提取信息
利用S参数debug
反射与TDR
TDR分辨率
3、耦合干扰问题
同层线间串扰
层间串扰
孔与孔的耦合干扰
回流路径引起的耦合干扰
通过电源系统产生耦合干扰
各种耦合干扰的规避措施
4、抖动问题
引起抖动的常见因素
耦合干扰如何影响抖动
ISI如何影响抖动
AC耦合电容如何影响抖动
阻抗不连续如何影响抖动
参考平面如何影响抖动
电源噪声如何影响抖动
差分对配置如何影响抖动
差分不对称性影响抖动
5、差分、共模的转换
详解模态转换
模态转换对眼图质量的影响
解决模态转换问题的各种措施
6、互连通道阻抗优化
阻抗连续性优化内容
过孔研究及优化
金手指焊盘特性及优化
AC耦合电容焊盘优化
7、电源优化设计
电源树优化示例
优化电源树结构
负载之间的电源干扰
L型还是PI型
摸透磁珠滤波器的脾气
SERDES接口模拟电源设计要点
讲师介绍
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于争  博士  著名实战型信号完整性设计专家
多年大型企业工作经历,目前专注于为企业提供信号完整性设计咨询服务。拥有《信号完整性揭秘–于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程(60集)》深受硬件工程师欢迎。
近15年的高速电路设计经验,专注于高速电路信号完整性系统化设计,多年来设计的电路板最高达到28层,信号速率超过12Gbps,单板内单电压轨道电流最大达到70安培,电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等,在多个大型项目中对技术方案和技术手段进行把关决策,在高速电路信号完整性设计方面积累了丰富的经验。
曾主讲数十场信号完整性设计、信号完整性仿真等课程。曾为HP,Rothenberger,Micron,东芝,Amphenol,Silan,Siemens,联想,中兴,浪潮,方正,海信,中电38所,中电36所,京东方,中航613所,北京微视,上海国核自仪,航天2院25所,中科院微电子所,上海先锋商泰,无锡云动,厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业                
 
开课时间:2018-07-06 温馨提示:本课程可邀请老师到企业内部培训!
机构名称:深圳市威硕企业管理咨询有限公司 咨询电话:0755-26506757 33558698
课程地区:广东
联 系 人:李正华先生 彭静小姐 郑江波先生
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      在长期为客户解决问题并整改的过程中,我们发现,DDR3接口、Gbps高速差分接口是出问题极多的两个部分,大量的整改项目都和这两个接口的问题有关。
      在帮助客户解决故障过程中,我们发现了大量问题:整体设计不合理、关键点控制不到位、细节优化不到位……
      为了提高一板成功率,基于对故障成因的深度分析,本课程对这两种接口的信号完整性及电源完整性设计进行了精心梳理,内容涵盖:SIPI设计的关键点、优化设计方法、必须注意的细节问题、怎样做好设计控制、必要知识点等等。

Benefits /课程收益
解决故障的清晰思路、一板成功的设计秘诀!

Objects /参加对象
从事硬件开发部门主管、硬件项目负责人、SI工程师、硬件开发工程师、PCB设计工程师、测试工程师、系统工程师、质量
*人,报名参加2018-07-06开始,在广东举办的《信号完整性-DDR3接口Gbps高速差分SIPI设计》(课程编号:19366)。
联系电话: *  移动电话或传真:
电子邮件: * 所在单位:
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