信号完整性-DDR3接口Gbps高速差分SIPI设计

  开课信息:   课程编号:KC20989  
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招生对象
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从事硬件开发部门主管、硬件项目负责人、SI工程师、硬件开发工程师、PCB设计工程师、测试工程师、系统工程师、质量管理人员等。
课程内容
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<p><strong><strong>Overview/</strong></strong><strong><strong>课程概述</strong></strong></p>

<p><a href="http://www.ways.org.cn/"><strong><u><strong>DDR3</strong></u></strong></a><strong><u><strong>接口工作不稳定、系统死机、数据读写频繁出错?!</strong></u></strong></p>

<p><strong><u><strong>为什么?该如何解决?怎样设计才能一板成功?</strong></u></strong></p>

<p><strong><u><strong>5Gbps/10<a href="http://www.ways.org.cn/">Gbps</a>/28Gbps</strong></u></strong><strong><u><strong>等高速差分接口,误码率高、链路工作不稳定?!</strong></u></strong></p>

<p><strong><u><strong>问题出在哪里?如何解决?怎样设计才能一板成功?</strong></u></strong></p>

<p><strong><strong>      在长期为客户解决问题并整改的过程中,我们发现,</strong></strong><strong><strong>DDR3</strong></strong><strong><strong>接口、</strong></strong><strong><strong>Gbps</strong></strong><strong><strong>高速差分接口是出问题极多的两个部分,大量的整改项目都和这两个接口的问题有关。</strong></strong></p>

<p><strong><strong>      在帮助客户解决<a href="http://www.ways.org.cn/">故障</a>过程中,我们发现了大量问题:</strong></strong><strong><u><strong>整体设计不合理、关键点控制不到位、细节优化不到位</strong></u></strong><strong><u><strong>……</strong></u></strong></p>

<p><strong><strong>      为了提高一板成功率,基于对故障成因的深度分析,本课程对这两种接口的<a href="http://www.ways.org.cn/">信号完整性</a>及<a href="http://www.ways.org.cn/">电源完整性设计</a>进行了精心梳理,内容涵盖:</strong></strong><strong><strong><a href="http://www.ways.org.cn/">SIPI</a></strong></strong><strong><strong>设计的关键点、优化设计方法、必须注意的细节问题、怎样做好<a href="http://www.ways.org.cn/">设计</a>控制、必要知识点等等。</strong></strong></p>

<p> </p>

<p><strong><strong>Benefits /</strong></strong><strong><strong>课程收益</strong></strong></p>

<p>      解决故障的清晰思路、一板成功的设计秘诀!</p>

<p>     </p>

<p><strong><strong>Agenda/ </strong></strong><strong><strong>课程大纲</strong></strong></p>

<p><strong><strong>《</strong></strong><strong><strong>DDR3</strong></strong><strong><strong>接口</strong></strong><strong><strong> / Gbps</strong></strong><strong><strong>高速差分</strong></strong><strong><strong><a href="http://www.ways.org.cn/">SIPI</a></strong></strong><strong><strong>设计》课程大纲</strong></strong></p>

<p><strong><strong>第一部分:</strong></strong><strong><strong>DDR3</strong></strong><strong><strong>接口</strong></strong><strong><strong>SIPI</strong></strong><strong><strong>设计</strong></strong></p>

<p><strong><strong>1</strong></strong><strong><strong>、</strong></strong><strong><strong><a href="http://www.ways.org.cn/">DDR3</a> </strong></strong><strong><strong>接口</strong></strong><strong><strong> SI/<a href="http://www.ways.org.cn/">PI </a></strong></strong><strong><strong><a href="http://www.ways.org.cn/">设计</a>内容</strong></strong></p>

<p>     ●   <a href="http://www.ways.org.cn/">DDR3</a>接口介绍</p>

<p>     ●   <a href="http://www.ways.org.cn/">DDR3</a>接口信号电源要求</p>

<p>     ●   <a href="http://www.ways.org.cn/">DDR3</a>接口<a href="http://www.ways.org.cn/">SI</a>/<a href="http://www.ways.org.cn/">PI 设计</a>包含哪些内容?</p>

<p>     ●   如何评价DDR接口信号质量?</p>

<p>     ●   导致眼图恶化的因素</p>

<p>     ●   时序分析ABC</p>

<p>     ●   影响时序的因素</p>

<p>     ●   Timing Budget示例</p>

<p><strong><strong>2</strong></strong><strong><strong>、</strong></strong><strong><strong>DQ/DQS  </strong></strong><strong><strong>信号组</strong></strong></p>

<p>     ●   了解SSTL的脾气</p>

<p>     ●   ODT和ZQcalibration</p>

<p>     ●   走线阻抗:50欧? 45欧?40欧? …………</p>

<p>     ●   间距控制:5X?   2X ?  2.5X ?    …………</p>

<p>     ●   如何优化Ron、Z0、ODT组合</p>

<p>     ●   影响时序的因素分析</p>

<p>     ●   扇出长度问题</p>

<p>     ●   走线中途过孔的处理</p>

<p>     ●   怎样规划层叠和参考平面?</p>

<p><strong><strong>3</strong></strong><strong><strong>、</strong></strong><strong><strong>ADDR/CMD/CNTL_CLOCK</strong></strong><strong><strong>信号组</strong></strong></p>

<p>     ●   常用拓扑<a href="http://www.ways.org.cn/">结构</a>及端接</p>

<p>     ●   摸透Fly-by 结构的脾气</p>

<p>     ●   链中容性负载的影响</p>

<p>     ●   容性负载补偿</p>

<p>     ●   VTT上拉电阻的选择</p>

<p>     ●   主干线长度、DDR区域分段长度、尾巴长度等的影响</p>

<p>     ●   驱动器封装引起的波形变化</p>

<p>     ●   DDR芯片封装引起的信号恶化</p>

<p>     ●   DDR芯片扇出过孔的影响、扇出长度的影响</p>

<p>     ●   Fly-by结构中不同位置的眼图特点</p>

<p>     ●   Fly-By结构综合优化</p>

<p>     ●   Fly-By结构的等长设置</p>

<p>     ●   Timing Budget:示例</p>

<p>     ●   影响jitter的因素分析</p>

<p>     ●   T拓扑与端接</p>

<p><strong><strong>4</strong></strong><strong><strong>、</strong></strong><strong><strong>DDR3</strong></strong><strong><strong>接口电源设计</strong></strong></p>

<p>     ●   VDD/VDDQ<a href="http://www.ways.org.cn/">电源设计</a></p>

<p>     ●   VTT<a href="http://www.ways.org.cn/">电源设计</a></p>

<p>     ●   VREF电源设计</p>

<p><strong><strong>5</strong></strong><strong><strong>、信号质量及时序优化要点</strong></strong></p>

<p>     ●   如何选择阻抗</p>

<p>     ●   层叠设置必须注意的问题</p>

<p>     ●   Date lane优化要点</p>

<p>     ●   ADDR/CMD/CNTL/CLK优化要点</p>

<p>     ●   DDR3接口布线优化要点</p>

<p>     ●   VDD/VDDQ电源设计要点</p>

<p>     ●   VTT<a href="http://www.ways.org.cn/">电源</a>设计要点</p>

<p>     ●   VREF电源设计要点</p>

<p><strong><strong>6</strong></strong><strong><strong>、</strong></strong><strong><strong>DDR3 </strong></strong><strong><strong>接口仿真方法</strong></strong></p>

<p>     ●   <a href="http://www.ways.org.cn/">仿真</a>设置关键点</p>

<p>     ●   如何解读仿真结果</p>

<p>     ●   信号<a href="http://www.ways.org.cn/">质量</a>仿真、演示</p>

<p>     ●   眼图质量仿真、演示</p>

<p>     ●   时序仿真、演示</p>

<p><strong><strong>第二部分:</strong></strong><strong><strong>Gbps</strong></strong><a href="http://www.ways.org.cn/"><strong><strong>高速差分</strong></strong></a><strong><strong>SIPI</strong></strong><strong><strong>设计</strong></strong></p>

<p><strong><strong>1</strong></strong><strong><strong>、<a href="http://www.ways.org.cn/">高速差分设计</a></strong></strong><strong><strong>8</strong></strong><strong><strong>个关键控制点</strong></strong></p>

<p>     ●   高速差分互连系统结构</p>

<p>     ●   眼图关键特征参数解读</p>

<p>     ●   高速差分设计8个关键控制点</p>

<p><strong><strong>2</strong></strong><strong><strong>、</strong></strong><strong><strong>S</strong></strong><strong><strong>参数及</strong></strong><strong><strong>TDR</strong></strong></p>

<p>     ●   理解S参数</p>

<p>     ●   利用S参数提取信息</p>

<p>     ●   利用S参数debug</p>

<p>     ●   反射与TDR</p>

<p>     ●   TDR分辨率</p>

<p><strong><strong>3</strong></strong><strong><strong>、耦合干扰问题</strong></strong></p>

<p>     ●   同层线间串扰</p>

<p>     ●   层间串扰</p>

<p>     ●   孔与孔的耦合干扰</p>

<p>     ●   回流路径引起的耦合干扰</p>

<p>     ●   通过电源系统产生耦合干扰</p>

<p>     ●   各种耦合干扰的规避措施</p>

<p><strong><strong>4</strong></strong><strong><strong>、抖动问题</strong></strong></p>

<p>     ●   引起抖动的常见因素</p>

<p>     ●   耦合干扰如何影响抖动</p>

<p>     ●   ISI如何影响抖动</p>

<p>     ●   AC耦合电容如何影响抖动</p>

<p>     ●   阻抗不连续如何影响抖动</p>

<p>     ●   参考平面如何影响抖动</p>

<p>     ●   电源噪声如何影响抖动</p>

<p>     ●   差分对配置如何影响抖动</p>

<p>     ●   差分不对称性影响抖动</p>

<p><strong><strong>5</strong></strong><strong><strong>、差分、共模的转换</strong></strong></p>

<p>     ●   详解模态转换</p>

<p>     ●   模态转换对眼图质量的影响</p>

<p>     ●   解决模态转换问题的各种措施</p>

<p><strong><strong>6</strong></strong><strong><strong>、互连通道阻抗优化</strong></strong></p>

<p>     ●   阻抗连续性优化内容</p>

<p>     ●   过孔研究及优化</p>

<p>     ●   金手指焊盘特性及优化</p>

<p>     ●   AC耦合电容焊盘优化</p>

<p><strong><strong> </strong></strong><strong><strong>7</strong></strong><strong><strong>、电源优化设计</strong></strong></p>

<p>     ●   摸透磁珠滤波器的脾气</p>

<p>     ●   L型还是PI型</p>

<p>     ●   负载之间的电源干扰</p>

<p>     ●   优化电源树结构</p>

<p>     ●   电源树优化示例</p>

<p>     ●   SERDES接口模拟电源设计要点<strong><strong>sale service</strong></strong></p>
讲师介绍
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于博士  著名实战型信号完整性设计专家

      多年大型企业工作经历,目前专注于为企业提供信号完整性设计咨询服务。拥有《信号完整性揭秘–于博士SI设计手记》 《Cadence SPB15.7 工程实例入门》等多本学术及工程技术专著。录制的《Cadence SPB15.7 快速入门视频教程(60集)》深受硬件工程师欢迎。

      近15年的高速电路设计经验,专注于高速电路信号完整性系统化设计,多年来设计的电路板最高达到28层,信号速率超过12Gbps,单板内单电压轨道电流最大达到70安培,电路板类型包括业务板卡、大型背板、测试夹具、工装测试板等等,在多个大型项目中对技术方案和技术手段进行把关决策,在高速电路信号完整性设计方面积累了丰富的经验。

      曾主讲数十场信号完整性设计、信号完整性仿真等课程。曾为HP,Rothenberger,Micron,东芝,Amphenol,Silan,Siemens,联想,中兴,浪潮,方正,海信,中电38所,中电36所,京东方,中航613所,北京微视,上海国核自仪,航天2院25所,中科院微电子所,上海先锋商泰,无锡云动,厦门飞华环保等多家企业及科研院所提供咨询及培训服务。公开课及内训企业覆盖了通信电子、医疗器械、工业控制、汽车电子、电力电子、雷达、导航、消费电子、核工业等多个行业 。            
 
开课时间:2019-10-18 温馨提示:本课程可邀请老师到企业内部培训!
机构名称:深圳市威硕企业管理咨询有限公司 咨询电话:0755-26506757 33558698
课程地区:
联 系 人:李正华先生 彭静小姐 郑江波先生
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电子信箱:martin@ways.org.cn

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